1.JTable的源码父类是什么
2.fpga设计输入最经常有哪几种输入模式

JTable的父类是什么

       JTabel的父类是JComponent

       JComponent的父类是Container

       Container的父类是Component

       Component的父类是Object

       在java中 ,我们可以通过查看源码,来查看他的继承关系和实现的接口

       比如我们查看JTabel的源码如下

public class JTable extends JComponent implements TableModelListener, Scrollable,

           TableColumnModelListener, ListSelectionListener, CellEditorListener,

           Accessible, RowSorterListener

       {

       }

       一目了然.就知道了,他的父类和他实现的接口有那些

       还有一个简单的方法就是查看API文档

       JAVA API文档描述得非常的详细

javax.swing 

       类 JTable

       java.lang.Object

         java.awt.Component

             java.awt.Container

                 javax.swing.JComponent

                     javax.swing.JTable

       所有已实现的接口：

       ImageObserver, MenuContainer, Serializable, EventListener, Accessible, CellEditorListener, 

       ListSelectionListener, 

       RowSorterListener, TableColumnModelListener, 

       TableModelListener, 

       Scrollable

fpga设计输入最经常有哪几种输入模式

       ① 原理图输入

       原始的数字系统电路的设计可能大家还不可能想象，是源码用笔和纸一个个逻辑门电路甚至晶体管搭建起来的，这样的源码方式我们称作原理图的输入方式。那个时候，源码硬件工程师们会围绕的源码坐在一块，拿着图纸来讨论电路。源码730源码高清录制幸亏那时候的源码数字电路的还不是很复杂，要是源码放到今天，稍微大一点的源码系统，也算得上是源码浩大工程，稍微有点电路要修改的源码话，这个时候你要是源码一个没耐心或是一个急性子的人可能就就会丧失对这个领域的兴趣。话说回来，源码那个年代出来的源码老工程师们，电路基础功夫确实很扎实。源码

       事情总是朝着好的方向发展的，后来出现了大型计算机，m1955直销源码工程师们开始将最原始的打孔的编程方式运用到数字电路设计当中，来记录我们手工绘画的电路设计，后来存储设备也开始用上了，从卡片过度到了存储文本文件了，那个时候网表文件大致是起于那个时候。

       需要注意的问题是原理图和网表文件的关系，原理图是我们最开始方便我们设计的一个输入方式，而网表文件是计算机传递原理图信息给下一道流程或是给仿真平台进行原理图描述仿真用的。设计输入方式不一样，但是对于功能仿真来讲，最终进度到仿真核心的应该是同一个文件，那么这个文件就是网表文件了。

       有了计算机的辅助，数字电路设计起来可以说进步了一大截，但是如果依然全部是基于逻辑门晶体管的话，还是易语言源码深度加密比较繁琐。于是后来出现了符号库，库里包含一些常用的具有通行的器件，比如D触发器类的等等，并随着需求的发展，这些符号库不断的在丰富。与在原理图里利用这些符号库构建电路对应的是，由原理图得到的这个网表文件的描述方式也相应的得到扩展，那么这里网表文件里对电路符号的描述就是最开始的原语了。

       作为最原始的数字电路ASIC设计输入的方式，并从ASIC设计流程延续到FPGA的设计流程，有着它与生俱来的优点，就是直观性、简洁性，以致目前依然还在使用。但是需要注意的是，这也是易语言后台喊话源码相对的，具体讨论见下一小节。

       ② HDL输入

       HDL全称是硬件描述语言Hardware Description Language，这种输入方式要追溯的话得到世纪年代初了。当时的数字电路的规模已足以让按照当时的输入方式进行门级抽象设计顾左顾不了右了，一不小心很容易出错，而且得进行多层次的原理图切割，最为关键的是如何能做到在更抽象的层次上描述数字电路。

       于是一些EDA开始提供一种文本形式的，非常严谨，不易出错的HDL输入方式开始提供了。特别是在年的时候，美国军方发起来超高速集成电路（Very-High-Speed Integrated Circuit）计划，就是为了在部队中装备中大规模需求的数字电路的设计开发效率，那么这个VHSIC硬件描述语言就是我们现在的VHDL语言，它也是最早成为硬件描述语言的标准的。与之相对的易语言vmp保护源码是晚些时间民间发起的Verilog， 后来到年的时候，它的第一个版本的IEEE标准才出台，但是沿用至今。

       前面提到HDL语言具有不同层次上的抽象，这些抽象层有开关级、逻辑门级、RTL级、行为级和系统级，如图3。其中开关级、逻辑门级又叫结构级，直接反映的是结构上的特性，大量的使用原语调用，很类似最开始原理图转成门级网表。RTL级又可称为功能级。

       HDL语言除了前面提到的两种外，历史上也出现了其他的HDL语言，有ABEL、AHDL、硬件C语言（System C语言、Handle-C）、System verilog等。其中ABEL和AHDL算是早期的语言，因为相比前面两种语言来讲，或多或少都有些致命的缺陷而在小范围内使用或者直接淘汰掉了。而因为VHDL和Verilog在仿真方面具有仿真时间长的缺陷，System verilog和硬件C语言产生了，从图3看，System Verilog是在系统级和行为级上为Verilog做补充，同时硬件C语言产生的原因还有就是有种想把软件和硬件设计整合到一个平台下的思想。

       ③ IP（Intellectual Property）核

       什么是IP核？任何实现一定功能的模块叫做IP（Intellectual Property）。这里把IP核作为一种输入方式单独列出来，主要考虑到完全用IP核确实是可以形成一个项目。它的产生可以说是这样的一个逆过程。

       在随着数字电路的规模不断扩大的时候，面对一个超级大的工程，工程师们可能是达到一种共识，将这规模巨大而且复杂的设计经常用到的具有一定通用性的功能给独立出来，可以用来其他设计。当下一次设计的时候，发现这些组装好的具有一定功能的模块确实挺好用的，于是越来越多的这种具有一定功能的模块被提取出来，甚至工程师之间用来交换，慢慢大家注意到它的知识产权，于是一种叫做IP知识产权的东西出来了，于是集成电路一个全新领域（IP设计）产生了。

       IP按照来源的不同可以分为三类，第一种是来自前一个设计的内部创建模块，第二种是FPGA厂家，第三种就是来自IP厂商；后面两种是我们关注的，这是我们进行零开发时考虑的现有资源问题，先撇开成本问题，IP方式的开发对项目周期非常有益的，这也是在FPGA应用领域章节陈列相关FPGA厂家IP资源的原因。

       FPGA厂家和IP厂商可以在FPGA开发的不同时期提供给我们的IP。我们暂且知道他们分别是未加密的RTL级IP、加密的RTL级IP、未经布局布线的网表级IP、布局布线后的网表级IP。他们的含义在后面陆续介绍FPGA的开发步骤的时候，相信大家能够恍然大悟。需要说明的是，越是FPGA靠前端步骤的时候提供的IP，他的二次开发性就越好，但是它的性能可能是个反的过程，同时也越贵，毕竟任何一个提供者也不想将自己的源码程序提供给他者，但是为了不让客户走向其他商家，只能提高价卖了，同时加上一些法律上的协议保护。那么越朝FPGA开发步骤的后端，情况就相反了，越是后端，IP核就会进一步做优化，性能就越好，但是一些客户不要的功能就不好去了。

       FPGA厂商提供一般常用的IP核，毕竟为了让大家用他们家的芯片，但是一些特殊需要的IP核还是需要付费的。当然这里需要说明的是FPGA厂商的IP是很少可以交叉用的，这一点很容易想，对厂家来讲不会做这种给竞争者提供服务事情的。IP厂商一般会高价的提供未加密的RTL级源码，有时FPGA厂商为了扩大芯片市场占有率，会购买第三方的IP做进一步的处理后免费提给该FPGA芯片使用者的。