1.如何用Quartus II对用Verilog HDL语言编写的仿源源码进行仿真 ？

如何用Quartus II对用Verilog HDL语言编写的源码进行仿真 ？

       O(∩_∩)O~，这个是码用我当时总结的，希望对你有用!

       1.首先创建一个工程，源码springwebmvc源码解析再在new中新建添加verilog文本，仿源再进行编译！码用疫情登记源码

       2.编译成功后，源码求黄瓜源码到file——create/update——create symbol Files for current

       3.成功后到New——Block diagram/Schematic File——在空白处点击鼠标右键——insert——symbol——选择project

       文件夹下的仿源子文件，点OK键——再在空白处点击右键——insert——symbol——选择d:/（安装文件夹）的码用子文件夹

       primitives下的pin文件夹选择需要的管脚——双击管脚处修改管脚名如a[7..0]——保存文件

       4.建立仿真：在new中选择——打开vector waveform file ——再在View中——选择utility window——Node Finder

       ——点击list找出所有全部复制——关闭后粘贴——点击zoom tool ——点击鼠标右键调节试当的区间——

       点击箭头之后选择要变的数值——之后点击Start simulation进行仿真编译

       你自己按我写的步骤试试看，基本步骤都涵盖在我上面的源码总结里！！仿源